축차 비교형 아날로그-디지털 변환회로 문서 원본 보기

{{위키데이터 속성 추적}}
{{출처 필요|날짜=2013-10-12}}
[[파일:SA ADC diagram.png|오른쪽|섬네일|350px|축차 비교형 ADC 기능도]]

'''[[아날로그-디지털 변환회로]]''' 방식중에 '''축차 비교형 아날로그-디지털 변환회로'''(Successive approximation ADC)는 [[이진 탐색]] 방식으로 [[양자화]]하는 변환 방식이다. 내부에 DAC와 비교기를 사용하여, 각각의 비트에 대해 한클럭에 상위 MSB부터 LSB쪽으로 결정해 간다.

== 기능도 ==

'''용어'''
* DAC = [[디지털-아날로그 변환회로]]
* EOC = 변환완료
* SAR = 축차 비교 레지스터
* S/H = 샘플 및 홀더
* V<sub>in</sub> = 입력 전압
* V<sub>ref</sub> = 기준 전압

== 변환방법 ==

레지스터 또는 하드웨어 방법으로 '''변환시작''' 신호가 전달되면, 제어회로는 상위비트(MSB)부터 변환을 시작한다. 우선설정된 비트에 따라 DAC는 아날로그 전압으로 바꾸고, 이것과 입력전압을 비교한다.

'''과정 1''' :

우선 SAR을 최상위 비트를 0로 설정하고 나머지를 1으로 설정한다.
 SAR의 초기값 = 0111...1111 (또는 1000...0000) => DAC => <math>V_{DAC}</math>는 <math>V_{REF}/2</math> 근처.


'''과정 2''' :

만약 DAC 전압보다 입력전압이 작다면 기준전압의 반이하라는 말이 된다. 비교기의 논리 1로 출력되고 이것을 보고 SAR의 최상위 비트를 0으로 설정한다. 최상위비트는 기준전압의 1/2을 의미한다. 즉,
* 최상위 비트 1 : 입력전압이 기준전압의 반 보다 크다. <math> V_{IN} > V_{REF}/2</math>
* 최상위 비트 0 : 입력전압이 기준전압의 반 보다 작다. <math> V_{IN} < V_{REF}/2</math>
는 뜻이 된다. 따라서 '''비교기'''의 결과에 따라 최상위 비트를 결정하면 된다.

이것은 한 클럭 펄스 동안 결정된다. 따라서 DAC 속도와 비교기의 속도보다 한 클럭의 주기보다 빠르면 문제가 된다. 안정적인 변환속도 안에 들어오도록 클럭의 속도를 결정한다.

한클럭 동안 고려해야할 변환 지연:
 클럭의 주기 > DAC 변환 시간 + 비교기 전파시간 + SAR 논리회로 전파시간 + 안정적 여유(칩의 특성에 따른 최대 지터)

만약 <math>V_{REF}</math>=10이고 입력전압 <math>V_{IN}</math>=3이면 최상위 비트는 0이다.


'''과정 3''' :

최상위 비트가 0으로 결정되면 다음 비트를 결정한다.
 0 011...1111
다음 비트는 다시 1/2의 분해능으로 결정한다. 전체의 1/4 로 다시 0과1을 결정한다.
다시 3V는 2.5V 보다 크므로 다음 비트는 1로 설정 된다.
  5 > 3 >= 2.5
이므로 1로 결정 한다.


'''과정 4 ...''' :

이제 다음비트는
 01 01...1111

이런식으로 전체 비트수 만큼 클럭을 진행하면 모든 비트를 결정한다.


'''과정 마지막''' :

마지막 비트까지 결정되면 EOC에 신호를 설정하여 외부에 변환되었음을 알린다.

== 같이 보기 ==
* [[아날로그-디지털 변환회로]]
* [[디지털-아날로그 변환회로]]
* [[표본화 정리]]

{{전거 통제}}

[[분류:아날로그 회로]]
[[분류:디지털 회로]]
[[분류:신호 처리]]
[[분류:디지털 신호 처리]]