예측 자리올림수 장치 문서 원본 보기

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'''예측 자리올림수 장치'''({{lang|en|lookahead carry unit}}, LCU)는 [[디지털 회로]] 설계에서 [[가산기]] 장치의 계산시간을 감소시키기 위해 사용하는 논리 장치이고 [[자리올림수 예측 가산기]](CLA)와 연결하여 사용한다.

==16 비트 가산기==
4개의 4 비트 자리올림수 예측 가산기를 조합에 의하여, 16 비트 가산기는 만들어질 수 있다. 그러나 추가적인 논리가 예측 자리올림수 장치의 형태로 필요하다. 하나의 4 비트 자리올림수 예측 가산기는 아래처럼 보인다:

[[파일:4-bit carry lookahead adder.svg|none|framed|4 비트 자리올림수 예측 가산기]]

예측 자리올림수 장치는 각 4개의 자리올림수 예측 가산기로부터 전달되는 그룹 (<math>PG</math>)과 생성되는 그룹 (<math>GG</math>)를 수용한다. 그러면 예측 자리올림수 장치는 각각의 자리올림수 예측 가산기에 적합한 자리올림수 예측을 생성한다.

i<sup>th</sup> 자리올림수 예측 가산기로부터 <math>P_i</math>가  <math>PG</math>이고 <math>G_i</math>가 <math>GG</math>이라고 가정해 보자. 그러면 출력 자리올림 비트는 다음과 같다.

:<math>C_{4} = G_0 + P_0 \cdot C_0</math>
:<math>C_{8} = G_1 + P_1 \cdot C_{4}</math>
:<math>C_{12} = G_2 + P_2 \cdot C_{8}</math>
:<math>C_{16} = G_3 + P_3 \cdot C_{12}</math>

<math>C_{8}</math>에  <math>C_{4}</math>를, <math>C_{12}</math>에 <math>C_{8}</math>을, 그리고 <math>C_{16}</math>에 <math>C_{12}</math>를 대치하여 채운 확장 방정식은 다음과 같다:

:<math>C_{4} = G_0 + P_0 \cdot C_0</math>
:<math>C_{8} = G_1 + G_0 \cdot P_1 + C_0 \cdot P_0 \cdot P_1</math>
:<math>C_{12} = G_2 + G_1 \cdot P_2 + G_0 \cdot P_1 \cdot P_2 + C_0 \cdot P_0 \cdot P_1 \cdot P_2</math>
:<math>C_{16} = G_3 + G_2 \cdot P_3 + G_1 \cdot P_2 \cdot P_3 + G_0 \cdot P_1 \cdot P_2 \cdot P_3 + C_0 \cdot P_0 \cdot P_1 \cdot P_2 \cdot P_3</math>

<math>C_{4}</math>는 두 번째 자리올림수 예측 가산기의 입력 자리올림수에 대응한다. <math>C_{8}</math>는 세 번째 자리올림수 예측 가산기에 대응하며 <math>C{12}</math>는 네 번째 자리올림수 예측 가산기에 대응하고 <math>C_{16}</math>는 범람하는 자리올림 비트이다.

게다가, 예측 자리올림수 장치는 자신의 전달되는 것과 생성되는 것을 계산할 수 있다:
:<math>P_{LCU} = P_0 \cdot P_1 \cdot P_2 \cdot P_3</math>
:<math>G_{LCU} = G_3 + G_2 \cdot P_3 + G_1 \cdot P_3 \cdot P_2 + G_0 \cdot P_3 \cdot P_2 \cdot P_1</math>

[[파일:16-bit lookahead carry unit.svg|none|frame|예측 자리올림수 가산기를 지닌 16 비트 가산기]]

==64 비트 가산기==
4개의 자리올림수 예측 가산기와 한개의 예측 자리올림수 장치의 조합으로 16 비트 가산기를 만든다. 4개의 이러한 장치들은 64 비트 가산기 형태로 조합될 수 있다. 추가적인 (두 번째 단계) 예측 자리올림수 장치는 각각의 예측 자리올림수 장치로부터 전달하는 것 (<math>P_{LCU}</math>)과 생성하는 것 (<math>G_{LCU}</math>)을 수용하는 것이 필요하고 두 번째 단계의 예측 자리올림수 장치가 생성한 네 개의 자리올림수 출력은 첫 번째 단계의 예측 자리올림수 장치에 들어간다.

[[파일:64-bit lookahead carry unit.svg|none|frame|두 번째 단계의 예측 자리올림수 가산기를 지닌 64 비트 가산기]]

==참고 도서==
* [[랜디 캐이츠]] (1994년), 동시 동작하는 논리 설계. 밴저민/구밍 출판사, 249-256. [[디지털 객체 식별자]] [http://dx.doi.org/10.1016/0026-2692(95)90052-7 10.1016/0026-2692(95)90052-7] {{ISBN|0-8053-2703-7}}.

[[분류:디지털 전자공학]]
[[분류:컴퓨터 산술]]